and gate test

cores/logic_gate_and.v

@@ -0,0 +1,7 @@
+module logic_and_gate(
+    input exp_p_tri_io[0]
+    input exp_p_tri_io[1]
+    output exp_n_tri_io[0]
+)
+    assign exp_n_tri_io[0] = exp_p_tri_io[0] & exp_p_tri_io[0]
+endmodule